3 月 8 日消息，HBM 高帶寬內(nèi)存的一大演進(jìn)趨勢是堆疊層數(shù)的增加，在目前的 HBM4 世代主流堆疊層數(shù)是 12 / 16。JEDEC 在制定 HBM4 規(guī)范時已經(jīng)放寬了一次堆棧高度限制，從 720μm 提升到了 775μm。

　　而參考韓媒 ZDNET Korea 與 ETNEWS 的報道，面對下一代堆疊可達(dá) 20 層的 HBM，行業(yè)正在考慮進(jìn)一步放寬高度限制至 800μm 乃至更多。

　　如果想在現(xiàn)有的 775μm 內(nèi)以現(xiàn)有堆疊容納 20 層 DRAM，則需要對 DRAM 晶圓進(jìn)行大幅減薄，這會增加晶圓損壞的風(fēng)險，進(jìn)一步降低本已足夠復(fù)雜的 HBM 的良率。

　　削減整體堆棧厚度的另一個方向是降低兩層 DRAM 的間距，而這需要從鍵合方面著手。已被用于 NAND 閃存的混合（銅）鍵合可大幅度降低間距，但其技術(shù)難度極高的同時也需要大量的設(shè)備投資。如果高度限制被放寬，混合鍵合的導(dǎo)入也將被延后。

　　ZDNET Korea 還提供了另一個視角：臺積電在先進(jìn)封裝領(lǐng)域占據(jù)主導(dǎo)地位，對標(biāo)準(zhǔn)的制定也有很大話語權(quán)。而臺積電推動的 3D 先進(jìn)封裝技術(shù) SoIC 會導(dǎo)致與 HBM 堆棧配套的 XPU 復(fù)合體增高，這為 HBM“長高”提供了天然裕量。